华为“韬定律”新论文全文：逻辑折叠将大幅提升麒麟CPU核心频率

文/观网硬科技

据中国科学院科技论文预发布平台ChinaXiv消息，韬定律华为技术有限公司董事、华为U核半导体业务部总裁何庭波于7月3日发布了《面向多层级电子系统的新论心频时间缩微理论》（即“韬定律”）V2版本。相较于初版，文全文逻新版论文补充了详尽的辑折工程落地细节、实测量化数据及未来产品演进路线，叠将大幅进一步夯实了以时间常数τ为核心的提升后摩尔时代缩放理论体系。

数据显示，麒麟对比2025年麒麟9030 Pro基线，韬定律采用LogicFolding（逻辑折叠）双层折叠技术的华为U核麒麟2026芯片，其晶体管密度从155MTr/mm²跃升至238MTr/mm²，新论心频增幅达53.5%。文全文逻这一密度提升幅度在传统工艺中通常需要三年几何微缩才能实现。辑折

何庭波在论文中指出，叠将大幅未来十年，提升逻辑折叠将从局部关键路径折叠演进为全面的多层级折叠，每个封装内将集成三层、四层乃至更多有源层。这一演进得益于低温混合键合技术（放宽热预算限制）以及硅通孔（TSV）着陆点从顶层金属下移至M6层，此举可释放超过30%的高层布线资源。预计从2026年至2035年，晶体管密度将向400MTr/mm²及更高水平迈进。

同时，LogicFolding技术使麒麟芯片能够大幅提升CPU核心频率，为迈向4GHz及更高频率铺平道路。该路线图被证实切实可行且具备经济可行性。

“热管理仍是LogicFolding架构的关键挑战。为此，我们采用了热感知分区和布局规划策略，在设计阶段避免折叠高功耗电路，并从结构上防止高功耗子系统空间相邻。”论文写道。

何庭波强调，将τ缩放描述为已完成的系统具有误导性，工具链、晶圆间工艺变化及垂直互连开销等实质性问题仍待解决。她坦言，未来十年的工作范围已明确，但许多开放问题需行业共同贡献，本文既是一份实践报告，也是一份行业邀请。

以下为《面向多层级电子系统的时间缩微理论》论文全文：

摘要

六十年来，摩尔定律的几何缩放一直驱动半导体行业进步。然而，这一行业契约已不再成立：纯粹依靠缩小尺寸带来的回报趋于平缓，前沿芯片设计预算超10亿美元/颗，且最先进节点单位晶体管成本不再下降。本文提出新的缩放原理——τ缩放（Tau Scaling），以时间本身而非晶体管面积作为主要进步指标，将单一特征时间常数τ作为横跨十二个数量级的统一优化目标，适用于从晶体管开关速度到数据中心负载响应的全场景。

本文展示了两个生产级规模的验证案例：
1. 移动SoC：LogicFolding（逻辑折叠，一种将数字、模拟和存储电路分区并垂直堆叠在多层有源层中的方法论）在固定工艺节点下，实现晶体管密度55%的阶跃式提升，并在同等性能下将功耗降低41%。
2. AI系统：通过协同设计的统一内存语义总线、近封装光I/O及边缘到表面的3D折叠技术，预期到2035年可实现超过100倍的硬件集成度增长。

更深层的方法论意义在于：τ缩放是继邓纳德缩放之后，首个为整个计算堆栈建立统一优化目标的缩放原理。

一、引言

自20世纪60年代中期以来，半导体行业以纳米为单位衡量进步。每18个月，晶体管尺寸缩小、频率上升、逻辑门成本下降。摩尔定律不仅是经验观察，更建立了整个计算堆栈的行业契约。然而，该契约已失效。7纳米节点后，几何缩放不再带来历史红利。光刻工具接近物理极限，极紫外（EUV）光刻折旧主导晶圆成本，单位晶体管成本曲线趋于平缓甚至逆转。对于获取最先进光刻技术受限的组织，这一限制更早成为瓶颈。

行业核心问题已从“晶体管还能缩小多少？”转变为“应该缩放什么，以及针对什么目标？”

过去六年，华为海思团队在移动SoC、AI加速器、系统互联和封装领域进行了硅片层面研究。结论是：答案不在于新节点或新晶体管架构，而在于优化目标的改变。未来十年电子系统的演进不应由几何缩放引导，而应由时间缩放——即系统性减少堆栈每一层的一个单一特征时间常数τ——来指引，涵盖从皮秒级开关的晶体管到秒级响应的数据中心负载。

下文将从科学方法论和产业路线图两个角度阐述τ缩放理论，借鉴2020年5月至2026年5月期间381颗量产芯片的经验教训。

二、几何时代的终结

半导体行业历史任务是将晶体管做得更小。戈登·摩尔1965年的观察（密度每两年翻一番）在十年后由罗伯特·邓纳德的缩放理论补充，确立了按比例缩小电压和尺寸以维持恒定电场。几何缩放与邓纳德缩放结合，在近五十年为单位功耗性能和单位成本性能带来指数级提升。

这种格局分两个阶段瓦解：
1. 约2005年：邓纳德缩放首先失效，电压不再随特征尺寸按比例缩小，暗硅时代开始。
2. 7纳米之后：几何缩放回报趋于平缓。原因包括：速度饱和使本征延迟对沟道长度的依赖从二次关系降为线性；局部互连寄生电阻和电容主导标准单元延迟预算；掩模成本、EUV折旧及设计规则复杂性将2纳米节点前沿芯片设计预算推高至每颗超10亿美元。

经济后果不可避免：先进节点单位晶体管成本趋于平缓，最前沿成本上升。支撑过去五十年的行业契约——每一代以更低成本提供更多晶体管——已不复存在。

对华为海思而言，这一转变伴随获取最先进光刻工具受限的额外约束。指望新节点解决问题已不可行。六年前几何路线图平缓，迫使我们面对一个更根本的问题——这也是整个行业最终不得不面对的问题。

三、时间，而非空间：摩尔时代的真正通货

究其核心，摩尔定律从来不是关于几何尺寸。晶体管变小提升性能是因为开关更快；互联更密集提升性能是因为信号传输距离更短；更高集成度提升性能是因为数据跨越边界更少。每一代产品交付的本质都是时间的缩短——器件层面皮秒到纳秒，芯片层面纳秒到微秒，系统层面微秒到秒。空间缩放仅是压缩时间的手段。

认识到这一点，一个明显的重构浮现：时间本身应被采纳为主要指标。可在堆栈每一层（晶体管、电路、芯片、系统）定义特征时间常数τ，并将其缩减作为统一优化目标。几何缩放随后成为缩减τ的技术之一，而非唯一技术。

这一原理称为τ缩放，本文提出将其作为几何摩尔缩放的后继者。形式上，τ被视为分层结构，可分解为：

$$ \tau = f(\tau_{transistor}, \tau_{circuit}, \tau_{chip}, \tau_{system}) $$

其中各τ分别代表晶体管、电路、芯片和系统层的时间常数。每一层的τ由其下层τ及该层引入的组织/通信开销共同构成。

• 图1：τ缩放的工作空间在时间和空间维度跨越12个数量级，划分为四个层次。

从分层公式可得出代际规则：$\tau_{n+1} = \tau_n / \alpha$。年度缩放因子$\alpha$因行业部门而异：
* 移动设备（受功耗/散热限制）：约1.3
* 自动驾驶系统（需安全关键实时响应）：约1.5
* AI令牌生成（吞吐量直接转化经济价值）：高达10

τ之所以有用，是因为它是整个堆栈中相同的指标。频率、延迟、带宽和吞吐量均受各自层级τ支配。工艺工程师、电路设计师和系统架构师可用相同单位讨论同一量。τ是实现端到端堆栈协同优化的语言，各层独立优化、时序仅作为事后考量的时代已结束。

四、LogicFolding：一个移动SoC的验证案例

τ缩放的首次生产级规模测试在移动领域进行。智能手机SoC是特例：单颗芯片构成整个系统，无多插槽并行或千节点互联掩盖慢速链路。所有性能源自单颗芯片，在几瓦功耗预算和手持设备散热限制下运行。2020年后，在获取前沿节点途径受限背景下，实际问题变为：在节点固定情况下，如何继续在单颗芯片上实现代际性能提升？

答案被称为LogicFolding。

定义：LogicFolding是一种设计方法论，将数字、模拟和存储电路分区到垂直堆叠的有源层中，遵循时间缩放原理，共同优化性能、功耗和面积。

数字电路分为组合逻辑（寄存器间布尔网络）和时序逻辑（保存状态的触发器）。性能上限由相邻触发器级间关键路径延迟决定，该延迟由路径上互连RC和门数量主导。传统优化将门电路置于平面内，通过上方金属堆栈布线；导线越长，寄生RC越大，关键路径越慢。

LogicFolding抛弃平面假设。关键路径上的门电路分布到两个（最终更多）垂直堆叠的有源层中，通过超精细间距混合键合连接。对电路设计师而言，这两层表现为单一连续结构，单元如同穿过额外金属层一样分布。信号线大幅缩短，寄生RC急剧下降，时钟偏移收紧，芯片在相同工艺节点下以更高时钟频率运行。

• 图2：LogicFolding原理示意图

为实现架构优势，关键在于保持混合键合与顶部金属布线层之间的低间距比（“齿轮比”）。当垂直互连间距接近顶部金属尺寸时，优化目标本质发生根本转变。历史上，垂直互连间距远大于顶部金属间距时，设计空间为离散优化问题，设计师手动定义分区边界。LogicFolding将其定位为连续优化问题，精细粒度垂直集成使得设计空间能在远超功能模块细粒度的层面探索，打开跨垂直维度全局协调电路优化的大门。

随着键合焊盘间距缩小，垂直互连密度增加，晶圆在电路连接性视角下被拉近。优化空间从离散转为连续，需先进自动化设计工具。虽然顺序3D集成理论上提供最终精细粒度，但面临重大制造瓶颈，特别是下层器件性能易因严格热预算退化。LogicFolding利用成熟先进晶圆对晶圆混合键合技术，实现连续优化所需的低齿轮比。

实践中，LogicFolding要求齿轮比降至约3以下，越低越好。以当前约720纳米顶部金属间距计算，对应低于2微米的混合键合间距——理想齿轮比约1，此时键合界面“鸟笼式”布线开销基本消失。实现此间距及所需套刻精度（<0.5微米）、TSV微缩（临界尺寸/保持区<1.5微米，间距<6微米）和良率（智能冗余设计接近100%），需供应商和合作伙伴生态系统多年工艺开发努力。

实测数据对比（Kirin 2026 vs Kirin 9030 Pro）：
两者制造于相同成熟工艺节点，基线为传统平面设计，Kirin 2026采用LogicFolding：
* 晶体管密度：单代阶跃式提升，从155 MTr/mm²提升至238 MTr/mm²（面积利用率68%）。提升幅度以往需三年几何微缩实现。
* CPU频率：环境温度、1.1V供电下，SoC性能核心最高时钟频率提升近13%。
* 片上网络：上下两层构建的高速全局片上网络数据通路，面积减少55%，供电稳定性改善。硅后时钟偏移调整方案独立贡献超5% SoC性能提升。
* SRAM性能：LogicFolding缩短关键路径，降低每比特能耗，工作频率提升超40%。
* 时钟树优化：代表性处理核心上，双层折叠架构使时钟缓冲器数量减少超50%，时钟偏移降低25%，线长缩短约30%。

热管理策略：
热管理是关键挑战。采用热感知分区和布局规划策略，设计阶段避免折叠高功耗电路，防止高功耗子系统空间相邻。

能效提升：
利用LogicFolding性能提升，Kirin 2026可降低供电电压以实现与Kirin 9030 Pro等性能运行。实测中，达到等性能目标时，功耗降低41%，功率密度下降5.6%。

• 表1. Kirin 2026与Kirin 9030 Pro在等性能下的功耗对比

这些增益在固定器件节点上实现，非通过新光刻步骤，而是通过逻辑在三维空间分布上的拓扑重组获得。Kirin 2026中量产的LogicFolding实现是刻意保守的：混合键合间距1.5微米；TSV着陆仅向顶部金属下方推进一步；折叠仅沿关键路径选择性应用。即便如此，CPU性能核心频率已回归至3.1 GHz。

• 图3. (a) 下一代Kirin SoC平台原理示意图；(b) 键合界面横截面图像

未来展望：
未来十年，LogicFolding预计从局部关键路径折叠演进为全面多层级折叠——每个封装集成三层、四层乃至更多有源层。演进由低温混合键合技术（放宽热预算）及TSV着陆点从顶层金属下移至M6层推动，释放超30%高层布线资源。2026-2035年，晶体管密度预计向400 MTr/mm²及更高迈进。LogicFolding使Kirin大幅提升CPU核心频率，为迈向4 GHz及更高频率铺平道路。该路线图切实可行且具经济可行性。

• 表2. Kirin CPU性能核心工作频率趋势
• 图4. 未来Kirin产品晶体管密度与性能核心频率预测

Highlight — LogicFolding核心指标一览
* 混合键合间距：低于2微米（Kirin 2026中为1.5微米；目标齿轮比≈1）
* 套刻精度：低于0.5微米
* 硅通孔参数：临界尺寸/保持区低于1.5微米；间距低于6微米；失效率低于100 ppm；修复率99.9%
* 良率：通过智能冗余设计接近100%
* 晶体管密度：单代从155 MTr/mm²跃升至238 MTr/mm²
* 能效/频率增益（SoC性能核心）：+41% / +13%
* SRAM工作频率：提升40%以上
* 代表性核心指标：时钟缓冲器数量-50% / 时钟偏移-25% / 线长-30%

五、从皮秒到微秒：AI数据中心中的τ缩放

智能手机领域发展的原理能否迁移至吉瓦级AI训练/推理领域？答案是肯定的——只要将τ视为系统级目标，应用于整个链条，而非仅限于单个加速器内部。

塑造AI领域τ论证的两个事实：
1. AI系统持续增长：从单芯片到数十、数百，乃至数万颗。
2. 现代AI系统能源/物料预算主要由数据主导，而非计算。大型AI集群中，超80%能源消耗于数据移动；超70%系统成本用于数据存储。

含义直接：减少数据在传输途中的时间（芯片间、机架间、封装内部），至少与减少计算本身花费的时间同等重要。

τ缩放在AI规模上通过三个协同层实现：系统架构（统一总线）、近封装光学引擎（Hi-ONE）及封装拓扑重组（3D折叠）。全栈方法系统性压缩分布式AI系统固有系统τ。

1. 统一总线——一种τ优先的系统架构

传统多节点/多加速器架构通过多个堆叠协议传输数据：PCIe、NVLink/专有架构、以太网/InfiniBand及软件栈远程内存访问。每层涉及协议转换、额外序列化、DMA缓冲及握手交互，增加延迟、降低可靠性并带来成本。

统一总线用统一协议取代这一堆栈，在机箱内部和跨机箱运行——完全对等架构，在整个系统中本地化暴露内存语义。数据移动简化为内存语义层无需转换的点对点传输，以硬件管理缓存一致性取代软件栈消息传递。

实测收益：端到端远程访问延迟从TCP/IP类协议栈典型数十微秒降至约100纳秒——主导通信路径实现约500倍系统τ缩减。在机架规模上，使系统渐近接近单一结构一致机器——内部称为“系统即单芯片”（System-as-One-Chip）。

• 图5. (a) 统一总线原生支持内存访问语义、消息传递和统一远程过程调用（uRPC）；(b) 低开销内存访问原理示意图

2. Hi-ONE——封装级光学I/O

通信延迟降低后，下一个瓶颈浮现。单机架内增加芯片密度使功率密度和可靠性超限，电气SerDes超出能力范围。400 Gb/s速率下铜缆仍成熟可靠，但达每颗芯片数Tb/s时，铜缆物理上不切实际：SerDes传输距离缩短，线缆笨重，面板安装不可行，热管理和供电裕度耗尽。

华为海思开发高密度光互连节点引擎（Hi-ONE）：近封装光学引擎，每模块提供8 Tb/s带宽，在单一光学链路上与AI芯片统一总线带宽匹配。将所需SerDes传输距离从约100厘米缩短至约5厘米，消除笨重线缆，将传输距离从不足1米扩展至100米——使分布式吉瓦级数据中心高密度互连在物理上成为可能。

Hi-ONE设计理念本身是τ缩放论证：未采用重型DSP，而是采用线性方案（模拟均衡增强型驱动器和跨阻放大器），允许统一总线协议容忍故意放宽误码率。这种协议层与物理层跨层权衡，降低功耗、成本和集成复杂性，体现τ优先方法论推崇的跨层折衷。

• 图6. Hi-ONE芯片示意图

3. N²-vs-N的困境，以及为什么3D折叠不可避免

AI加速器不会止步于2.5D扇出最深层次原因是几何学。传统2.5D AI芯片中，逻辑芯片位于封装中心，HBM堆栈和SerDes排列边缘，电压调节器环绕封装。存储器信号、互连信号、供电电流必须穿越芯片边缘到达内部计算资源。若芯片边长为N：
* 计算能力与N²成比例（面积）
* 内存带宽、互连和供电（由2.5D扇出沿边缘承载）仅与N成比例（周长）

二次方曲线与线性曲线间日益扩大的差距构成扇出困境，解释2.5D缩放停滞，无论底层逻辑节点多激进都无法解决。任何晶体管级改进无法弥补这种拓扑缺陷。

3D折叠通过将受边缘限制的资源重新定位到表面解决此困境。供电（背面供电和集成电压调节器）、高速内存（与逻辑混合键合）和光学I/O（近封装Hi-ONE）从周长迁移到垂直表面——一旦位于表面，按N²扩展，与计算能力二次方增长匹配。封装不再是环绕逻辑芯片的内存/SerDes周边带，而是垂直集成堆栈，内存、结构、供电和逻辑同步扩展。

路线图：
* 约2030年前：AI加速器（昇腾SuperPoD系列：2025昇腾910C、2026昇腾950、后续990）依赖成熟技术组合：芯粒、2.5D扇出、通过微凸点和标准间距混合键合实现的3D堆叠。
* 约2030年：昇腾990将LogicFolding引入AI加速器类别，3D折叠成为直至2035年的α主要承载者。
* 2035年：硬件集成度预计增长超100倍，τ缩减分布在堆栈每一层，而非集中在器件层面。

Highlight——AI系统规模的τ缩放
* 统一总线远程访问延迟：数十微秒 → 约100纳秒（约500倍τ缩减）
* Hi-ONE单模块带宽：8 Tb/s（与单芯片统一总线带宽匹配）
* Hi-ONE SerDes传输距离：约100厘米 → 约5厘米；面板到面板传输距离：<1米 → 100米
* 扇出困境：计算∝N²，受周长限制的带宽/I/O/供电∝N
* 3D折叠：将带宽、光学I/O和供电从边缘重新定位到表面，恢复N²对等性
* 2026年→2035年预计硬件集成度增长：>100倍

六、逻辑与内存：从解耦到再融合

τ缩放的一个影响值得单独讨论，其后果既是产业性的，也是技术性的。

8086时代，业界通过标准化内存总线有意将处理器和内存解耦。这使得两个产业独立扩展：处理器性能沿摩尔曲线快速进步，内存供应商发展庞大独立市场。

AI时代正在逆转这种解耦。计算密度持续扩展将内存带宽、延迟、功耗和封装推向极限。HBM、混合键合和3D堆叠SRAM都是基本事实的症状：对于现代AI工作负载，数据移动与计算本身同等关键，逻辑和内存再次被推向紧密物理集成。

随着它们融合，供应链影响力平衡向内存和封装供应商转移。技术方向明确，但经济解决方案尚未确定。AI硬件时代持久成功将属于那些能够技术上融合逻辑与内存，并建立经济伙伴关系，使两个行业长期分享融合收益的参与者。这不仅是研究问题，更是业界未来十年需解决的结构性问题。τ缩放通过使每次分离的跨层成本可见，确保这个问题无法被推迟。

七、开放挑战

将τ缩放描述为已完成系统具有误导性。几个实质性问题仍悬而未决，旨在强调正在进行的工作并邀请合作。

1. 工具链和方法论：
   当今EDA为面积、时序、功耗沿三条独立轴优化、系统τ作为残余量出现的时代开发。全面LogicFolding要求工具链将多个堆叠芯片视为单一连续设计实体——以单元粒度而非模块粒度进行逻辑分区，在统一成本函数下跨越整个三维空间布局，并在垂直互连寄生效应、保持区排除区和晶圆间工艺变化以传统二维训练工具无法充分处理的方式相互作用的跨芯片路径上完成时序收敛。已开发出能产生有用结果的初步内部工具，方法细节将在未来几个月公布。一个τ原生的工具链——开放的、多物理场的、三维原生的——是未来十年最重要的赋能投资。

2. 晶圆间工艺变化：
   LogicFolding键合可能来自不同批次晶圆——某些情况下甚至是不同节点晶圆。晶圆间阈值电压、驱动电流和互连RC变化实质上大于晶圆内变化，对时钟分配和保持时间裕度影响最严重。智能冗余、自适应补偿和τ感知签核流程是应对方案必要组成部分。

3. 垂直互连开销：
   每一个混合键合和TSV都会产生有限电阻和电容代价，TSV保持区取代标准单元。因此，LogicFolding必须逐层通过简单不等式证明合理性：
   $$ \tau_{收益}（等效硅面积 + 线长缩减） > \tau_{代价}（垂直互连寄生RC） $$
   对于移动关键路径和存储器，该阈值已被跨越；该阈值特定于工作负载，边界将随键合间距缩小而移动。

4. 功耗：
   τ是时间定律，而非焦耳定律。运行快10倍但功耗高10倍的超级节点不违反缩放原理，但超出电网容量。因此，τ缩放需要能源伴侣：消除堆栈开销的内存语义结构、将每比特皮焦耳能耗降低数个数量级的近封装/共封装光学、背面供电、存内/近存计算，以及将τ裕度换回功率的规范实践（数据中心规模动态电压频率调整——与实现智能手机电池长寿机制相同）。重要的是，τ裕度本身在按此方向分配时，也提供了能源裕度。

5. 基准测试：
   行业当前性能基准测试（Linpack、MLPerf、SPEC）是为每个工作负载只需一个标量值足够的时代设计。τ缩放行业需要τ剖析基准测试——能够揭示系统每一层主导τ及该层剩余裕度的向量。主导τ层，按定义，就是下一个投资方向。

八、六年回顾，十年展望

在2020年5月至2026年5月期间，华为海思设计并将381颗芯片投入量产，服务于移动、AI、汽车、工业和基础设施市场。整个产品组合中，τ缩放论点经受住考验：

• 器件和电路层面：到2031年，晶体管密度已从155 MTr/mm²向400+ MTr/mm²提升。
• 芯片层面：LogicFolding已在领先移动SoC上证明，在固定器件节点下，关键路径频率、能效和密度能够继续进步。
• 系统层面：统一总线和Hi-ONE已证明，数百微秒的通信τ可被压缩至数百纳秒，多机架AI集群可表现为一台单一一致性机器。
• 未来展望：到2029年，CPU性能核心频率预计达到4 GHz及更高；典型使用情况下，Kirin SoC能效预计在三到五年内翻倍；到2035年，AI硬件集成度预计增长超100倍。

超越任何单个产品，更深层论断在于方法论层面。τ缩放是自邓纳德缩放以来，首个为整个堆栈提供共享优化目标的缩放原理。它向工艺工程师、电路设计师、架构师、系统工程师和软件团队发出信号：这些群体现在用相同单位优化相同量，任何单层改进必须传播到系统τ才能算数。它也向行业战略家和资本配置者表明：下一美元应追随τ，而非节点——竞争性性能不再需要永远驻留在光刻最前沿，封装、内存带宽和架构设计现在拥有了先前仅由前沿逻辑节点单独占据的战略权重。

对于一代接受“摩尔定律”即等同于“进步”教育的工程师来说，这是一个艰难转变。几何时代实际上已经终结；否认这一事实并非可行策略。通过微型化加速的时代，正在让位于通过多层电子系统中τ优化来加速的时代——而那些在未来六到十年内采纳τ作为主要目标的企业、研究团队和生态系统，将决定此后十年计算面貌。

未来十年工作范围已明确。许多开放问题仍然存在，没有任何一个组织能够独自解决它们——工具链、标准、基准测试、器件物理和经济模型都需要来自任何一家公司之外的贡献。因此，本文既是一份来自实践一线的报告，也是一份邀请。

前方的路线图要求很高，但方向是明确的。

作者简介

何庭波领导华为半导体业务。她所领导团队在2020年至2026年间，设计并将381颗芯片投入量产，产品覆盖移动、AI、汽车和基础设施市场，并是本文所述τ缩放方法论以及LogicFolding、统一总线和Hi-ONE技术的源头。

致谢

本文借鉴了华为海思及其晶圆厂、设备、EDA和系统合作伙伴生态系统中数千名工程师长达六年的工作成果。作者感谢那些以耐心使这项工作成为可能的客户。

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(责任编辑：综合)