国产AI芯片，进击3D堆叠

文 | 半导体产业纵横

AI大模型的国产迭代速度呈指数级增长，但存储容量与带宽的芯片增速却远远滞后于模型参数的膨胀。这一矛盾构成了困扰行业已久的进击“内存墙”难题。更为严峻的堆叠是，当前主流的国产2.5D封装（如台积电CoWoS）本质上仍是单一平面的扩展，受限于布局布线资源，芯片集成密度难以进一步提升，进击在AI高算力场景下，堆叠芯片面积已逼近物理压缩极限。国产

当横向扩展难以为继，芯片“向上生长”的进击3D堆叠技术便成为必然选择。对于国产AI芯片而言，堆叠在先进工艺产能受限、国产高端HBM供给不足的芯片产业现实下，3D堆叠提供了一条以“空间换性能”、进击绕过部分工艺封锁的可行路径。

从“平面铺砖”到“立体盖楼”：封装技术的范式转移

在先进封装领域，2.5D封装通过在硅中介层上集成多个裸Die（裸芯片），实现了芯片间的高速互连与短距离通信。硅中介层通常采用硅通孔（TSV）技术实现垂直互连，具备高密度、高性能的互连特性，显著提升了系统整体性能。

3D堆叠技术则通过芯片堆叠或封装堆叠（如采用硅通孔或混合键合技术），旨在增加功能、提高集成密度、降低封装成本，并因缩短互连长度而提升运行速度。它将2.5D封装中平铺在不同芯片上的功能单元（如计算逻辑、存储阵列、I/O接口）在垂直维度上进行物理叠层与电气互连，从而突破平面集成的物理极限。

目前，3D封装与3.5D封装均采用了3D堆叠技术：
* 3D封装：将多个裸芯片垂直堆叠，借助硅通孔和微凸块等先进互连技术实现层间通信。这种架构极大缩短了电子传输路径，在显著降低传输延迟与功耗的同时，实现了极高的互连带宽和封装密度。
* 3.5D封装：在3D垂直堆叠的基础上，引入2.5D硅中介层（Interposer）进行横向扩展，形成“立体+平面”的复合架构。

当前国内主流AI芯片（如寒武纪、昆仑芯、壁仞科技、天数智芯等）基本采用2.5D封装，将GPU/AI计算芯粒与HBM显存并排互连，利用硅中介层和RDL（重布线层）构建高密度互连网络。然而，这种显存外挂方案的带宽普遍仅为1–4TB/s，且受限于平面面积，其集成密度和互连带宽已接近物理极限。

国际巨头：3D/3.5D技术迈入量产深水区

国际半导体巨头早已在3D/3.5D领域完成布局，部分产品已进入量产交付阶段。

AMD：3.5D封装的先行者
2023年，AMD发布Instinct MI300系列AI加速器，这是首款采用3.5D封装技术并实现量产的芯片。AMD将其描述为3D堆叠GPU和I/O芯片通过混合键合融合，并与标准2.5D封装相结合。其方案融合了台积电的CoWoS（2.5D硅中介层）和SoIC（3D混合键合）技术，通过Cu-Cu混合键合将GPU/CPU芯片垂直堆叠在I/O芯片之上，再依托CoWoS硅中介层与HBM3内存并排互连。

博通：XDSiP平台颠覆传统互连
2024年12月，博通首次发布业界首个3.5D XDSiP（eXtreme Dimension System in Package）封装平台。该平台结合2.5D技术与Face-to-Face（F2F，面对面）3D-IC集成技术。其核心在于F2F堆叠技术，采用无凸点混合铜键合（HCB）直接连接上下芯片的顶层金属。相比传统的面对背（F2B）技术，F2F无需依赖硅通孔，使信号连接数量增加7倍，芯片间界面耗电量降低90%，并大幅减少运算、内存和I/O元件间的延迟。2026年，博通已向富士通交付业界首款基于XDSiP的2nm定制计算SoC，用于AI超算集群。

英特尔：EMIB 3.5D异构集成
英特尔的EMIB 3.5D封装技术将EMIB 2.5D（嵌入式硅桥横向互连）与Foveros Direct 3D（混合键合垂直堆叠）结合，支持多种芯片异构灵活集成，并兼容UCIe行业标准。英特尔数据中心GPU Max系列SoC便是利用该技术打造的英特尔有史以来最复杂的量产型异构芯片，内含超千亿个晶体管、47个主动模块和5个制程节点。

高通：HBC技术解决数据搬运瓶颈
高通的高带宽计算（HBC）技术采用创新的专用近存计算架构，通过3D堆叠硅基解决方案将计算与超高速带宽内存相融合。搭载第一代HBC技术的AI250，单卡实现业界领先的133TB/s带宽速率，较采用LPDDR5X的AI200有效内存带宽提升18倍；搭载第二代HBC技术的AI300进一步实现阶梯式性能跃升，有效内存带宽较AI200提升54倍。

国产AI芯片：集体转向3D堆叠以破局

面对国际巨头的领先布局，以及国内先进工艺产能和高端HBM供给受限的双重压力，国产AI芯片厂商正积极探索通过3D堆叠技术，将存储单元和计算单元垂直集成。

• 紫光集团：紫弦架构以3D DRAM为核心，首创3.5D异质异构集成方案，存储带宽可达30TB/s。在PNM近存计算模式下，访存延迟最多降低至1/18。模拟仿真显示，同等算力下其Token吞吐率较英伟达B200系列高出1.5-2倍，且可基于国内供应链规模化量产。
• 清微智能：下一代AI芯片采用3.5D异构堆叠，实现可重构计算芯粒与DRAM存储芯粒的三维垂直堆叠。其第二代3D可重构芯片突破性采用3D存算一体+四芯Chiplet集成技术，将传统芯片2D平面单车道传输模式升级为“算力4车道+4层存储高架”的立体架构，大幅提升数据吞吐效率与算力密度。
• 算苗科技：面向大模型推理的3D TokenPU芯片A4E已于6月15日正式流片。该产品依托国产供应链，采用3D混合堆叠架构，将8层存储晶圆垂直堆叠在计算逻辑晶圆上，通过硅通孔（TSV）与凸点（bump）技术实现微米级互联，将传统芯片间的“毫米级”传输距离压缩两个数量级，带来16TB/s的超大访存带宽，有效缓解数据饥饿问题。
• 云天励飞：宣布正在研发的推理芯片引入3D堆叠存储架构，旨在获得更高带宽与更低访问时延，突破“内存墙”，提升推理效率。
• 凌川科技：前身为快手集团异构计算与芯片事业部。其下一代芯片于今年4月完成流片，采用全国产3D堆叠技术，首创3D近存架构，针对散热、一致性、可靠性等关键痛点进行了专项优化。其首款芯片SL200已累计销售近十万颗，部署至快手、阿里云、百度云、B站等互联网公司，覆盖快手99.7%直播转码业务，稳定服务7亿用户。

跨越鸿沟：从实验室到量产的工程挑战

尽管3D堆叠前景广阔，但其工程化难度远超传统封装，面临五大核心挑战：

1. 热管理与散热难题
   在2D平面架构中，热量可直接传导至顶部均热板和散热器。而在3D架构中，热量必须垂直穿透多层硅片、TSV阵列、聚合物底部填充胶（Underfill）及微凸块界面。对于2.5D集成，传统风冷在约300瓦总功率下尚能运作；但当系统转入真正的3D垂直堆叠，一旦封装总功率超过350瓦，风冷将完全失效，必须强制引入液冷系统与高性能热界面材料。

2. 混合键合工艺与良率控制
   无凸点混合铜键合（HCB）要求<10μm甚至1μm级的互连间距，对表面平整度（CMP）、键合精度、热膨胀匹配提出极高要求。硅桥与基板材料差异可能导致热膨胀不匹配，引发机械应力与裂纹。3D堆叠工艺复杂，良率提升高度依赖键合精度的持续改进。

3. EDA工具与设计协同瓶颈
   3D设计数据量呈爆炸式增长，IC设计师与封装工程师需深度协同。现有EDA工具难以同时处理热、信号、电源完整性等多维优化，亟需发展热-电-机械协同设计平台。目前，国际三大头部EDA企业均提供针对3D堆叠的部分工具支持，而本土EDA企业在3D堆叠全流程设计工具上仍存在较大空白，仅在仿真环节有部分点工具，布局布线、多芯片验证、Multi-Die DFT测试等领域尚属薄弱环节。

4. 测试与可靠性评估
   3D堆叠的高密度与复杂性使得测试和可靠性成为重大挑战。需要开发新的测试方法和设备以确保封装体质量，并进行长期可靠性评估，以验证其在各种环境下的稳定工作能力。

5. 组装复杂性与供应链成本
   物理组装涉及不同厚度、不同热膨胀系数裸片的精密对准，需密集的热机械认证工作，设计分析数据量远超标准封装。这导致3D堆叠封装制造成本相对较高，需不断优化制造工艺以降低成本，推动技术在实际产品中的广泛应用。

结语

在后摩尔时代，晶体管微缩的边际效益递减，先进封装已成为“超越摩尔”的关键。对于国产AI芯片而言，在先进制程和高端HBM进口受限的产业现实下，单纯追赶国际巨头的2.5D+HBM路线已难以形成差异化竞争力。

从紫光的紫弦架构到清微智能的3.5D异构堆叠，国产厂商正在证明：当平面扩展触及物理极限，“向上生长”，用三维维度重新定义芯片的集成方式，或许是打破“内存墙”与“面积墙”、在全球AI算力竞赛中实现弯道超车的关键所在。

(责任编辑：百科)